Sistema PeRT3

El sistema PeRT3, probador de tolerancia de receptor y transmisor habilitado por protocolo (Protocol-enabled Receiver and Transmitter Tolerance Tester) llena el espacio entre prueba de capa física y prueba de protocolo, ofreciendo una capacidad nueva y más inteligente para pruebas de desempeño de receptores y transmisores. Diseñado para satisfacer las necesidades de prueba de los ingenieros que trabajan con transceptores de datos seriales y otros sistemas de datos seriales de alta velocidad, el sistema de prueba de LeCroy PeRT3 no es solo un nuevo instrumento, es una clase instrumentos totalmente nueva.

PeRT3: Mapea todos los aspectos de alto desempeño
Desarrollado a través de la sinergia de las tecnologías de LeCroy para pruebas eléctricas y pruebas de protocolo, el sistema de pruebas PeRT3 combina las funciones y características de un generador de señales, probador de tasa de error de bits (BERT), editor de protocolos y sistema de análisis de datos en un instrumento. Esta combinación ofrece la habilidad para probar de manera totalmente automática transceptores y sistemas electrónicos de una manera completa que no solo mide la adherencia a las especificaciones, sino que también examina todos los aspectos de desempeño del sistema bajo prueba.

Editor gráfico de secuencias de prueba
Interfaz simple e intuitiva para crear secuencias de prueba automáticas. Con unos pocos clicks, configura pruebas automáticas que inicializan el DUT y registran tasas de error mientras barre cualquier intervalo de parámetros de jitter definido por el usuario.

Gráfica de Ojo de Jitter
Una descripción gráfica de los márgenes del dispositivo sobre múltiples ejes de parámetros. Ofrece una imagen instantánea de los márgenes contra los requerimientos de los parámetros en que estás interesado.

Tasas de error contra tiempo
Grafica tasas de error como función del tiempo. Ve los errores inmediatamente cuando ocurren.

Curva de tolerancia de Jitter
Grafica tasas de error como una función de otros dos parámetros, tales como amplitud de jitter y frecuencia. Identifica la sensibilidad del dispositivo a frecuencias específicas de jitter. Verifica la tolerancia del dispositivo contra la especificación.

Bitácora de Prueba
Es una bitácora completa del estrés aplicado al dispositivo bajo prueba y las resultantes tasas de error, todas registradas contra tiempo.

Completa caracterización en ambientes de diseño o de prueba automática
El diseño y producción de subsistemas seriales de alta velocidad es un proceso sofisticado y delicado para mantener la integridad de señal desde un transmisor que genera una señal que pasa por pistas de un PCB, conectores y cables, a un receptor en el otro extremo. Este proceso introduce inevitablemente el deterioramiento en la señal en forma de más jitter, ruido eléctrico, reflexiones debido a los conectores, fluctuaciones de amplitud y toda una serie de problemas potenciales.

La meta de diseño para el transmisor es generar una señal fuerte y limpia que pueda propagarse a través del canal y aún así suministrar una seña de calidad al otro extremo. La meta de diseño para el receptor es poder decodificar con exactitud señales débiles con el ruido que las acompaña y corrupciones que han ocurrido en conexiones menos que óptimas. Si se consiguen ambas metas, el resultado es un canal de comunicación confiable y robusto.

Hay un conjunto de especificaciones para cada estándar de datos seriales (tales como PCI Express, SAS, SATA, o USB 3.0), que está para asegurar la confiable transferencia de señal, en el nivel eléctrico por medio intencionado de diagramas de ojo y pruebas de tasas de error de bit. Y a nivel de protocolo por medio de esquemas de detección de errores, tales como CRC.

Los diseñadores de transceptores seriales, y usuarios que están evaluando diseños de diversos proveedores, necesitan un sistema de prueba más completo que pueda explorar todo el conjunto de parámetros de desempeño de los subsistemas seriales de alta velocidad. Confirmar que el dispositivo cumple la especificación de la industria no siempre es suficiente para distinguir entre un dispositivo que apenas pasa la especificación, y un diseño robusto que tiene margen significativo para permitir variaciones del mundo real en condiciones y calidad de señal.

Mapea todo el conjunto de parámetros de alto desempeño a través de múltiples dimensiones
Variando el tipo y cantidad de modulación introducida mientras se cuentan errores en la señal de retorno, el PeRT3 mapea todo el conjunto de parámetros de alto desempeño del dispositivo bajo prueba en múltiples dimensiones. Esto ofrece no solo una prueba Pasa/Falla, sino que cuantifica los márgenes de error y susceptibilidad a errores de cada nuevo diseño o cada dispositivo probado. En caso de que ocurriese una falla durante la prueba, el ambiente que causó dicha falla puede ser generado al resaltarlo en el reporte, y el ingeniero de prueba tiene una configuración del ambiente lista para el diagnóstico.

El sistema PeRT3 está diseñado con la simpleza en mente. Listo para usarse cuando se saca de la caja, el sistema PeRT3 ofrece la capacidad de explorar con facilidad todo el conjunto de parámetros de alto desempeño de un transceptor serial y una caracterización más completa de cada diseño ya sea en el ambiente de pruebas de diseño o de pruebas automatizadas.

Gráfica de dispersión
Es una gráfica de información Pasa/Falla contra los parámetros de estrés de prueba. Ve lo que pasó para cada caso de prueba –en tiempo real.

Habilitado por protocolo para el control total del sistema, generación de datos de tráfico reales y pruebas de error a nivel de protocolo
La habilitación mediante protocolo es una ventaja clave al usar el sistema de prueba PeRT3, sobre otros sistemas existentes en el mercado. El sistema PeRT3 ofrece control del sistema mediante la configuración que permite las pruebas automáticas. Por ejemplo, el sistema puede instruir automáticamente al dispositivo remoto entrar en un modo de bucle de retorno mientras la prueba está realizándose.

El sistema también puede generar tráfico de prueba que va más allá de las secuencias pseudo aleatorias de bit (PRBS), utilizando tráfico de datos real. Adicionalmente, el sistema PeRT3 maneja inteligentemente aspectos específicos del protocolo que causan disrupciones innecesarias, tales como la resincronización de relojes en SATA, mediante el empleo de la primitiva ALIGN.

Finalmente, el sistema puede emplear pruebas de error a nivel de protocolo como un medio para evaluar el desempeño del sistema, midiendo errores específicos al protocolo, tales como errores CRC, R_ERR en SATA, o ACK/NAK en PCI Express.